banner

소식

Mar 15, 2023

시스템 수준 ESD 테스트를 올바르게 수행하는 방법

오늘날 USB3 Superspeed+ 장치에서와 같이 최대 10Gb/s 이상의 데이터 속도를 제공하는 고속 USB 케이블 연결은 어디에서나 가능합니다. 최종 사용자는 정전기적으로 안전하지 않은 환경을 나타내는 집에서 USB 케이블을 연결하므로 시스템 공급업체는 높은 수준의 시스템 수준 ESD 견고성을 요구합니다(IEC 61000-4-2[1]에 따라 일반적으로 15kV 접촉 방전).

고속 보드에서 시스템 수준 테스트 결과를 올바르게 해석하는 것은 결코 쉬운 일이 아닙니다. 보드 제조업체(OEM)는 항상 IEC 표준을 따르지는 않지만 건 테스트를 통해 시스템의 ESD 견고성을 평가합니다. 특히, 노출된 단자를 직접 찌르는 경우가 많습니다. 이 절차는 Human Metal Model(HMM)[2]과 유사합니다. 그러나 최근 업계 전반에 걸친 라운드 로빈 연구[3,4]에서는 HMM 테스트에서 최대 5kV까지 매우 큰 차이가 있음을 보여주었습니다. 재현 불가능성의 주요 원인은 총기 인공물입니다. 이에 대해서는 아래에서 설명합니다.

대신 50Ω HMM 테스트는 훨씬 더 재현 가능한 테스트를 제공하며, 이는 또한 시스템의 SEED 시뮬레이션[5]과 매우 잘 연관되어 있음을 보여줍니다. 이 경우에도 시스템의 인덕턴스가 낮은 전류 수준에서 첫 번째 피크의 보호 장치와 SoC 사이의 전류 분포를 결정하기 때문에 초기의 첫 번째 피크 오류로 인해 예상보다 훨씬 낮은 테스트 결과가 나올 수 있습니다. 근본 원인은 아래에 자세히 설명되어 있으며 효과적인 보호 솔루션이 제안됩니다.

USB3 인터페이스 보드에 ESD 건을 쏠 때 무엇을 기대할 수 있습니까?

TC815R 건이 장착된 NoiseKen ESS-2000AX는 보드에 있는 USB 커넥터의 RX 입력에 접촉 방전을 전달하는 데 사용됩니다(그림 1). 보드는 PC의 PCI 슬롯에 삽입됩니다. 총 전압은 200V에서 시작하여 보드가 기능적으로 고장날 때까지 100V 단계로 증가합니다. 이는 데이터 속도를 모니터링하는 USB 포트에 Passmark PMUSB3 루프백 플러그를 삽입하여 감지됩니다. 5Gb/s의 USB3 데이터 전송이 실패하면 보드는 별도의 핀을 통해 480Mb/s의 USB2 데이터 전송으로 다시 전환됩니다.

온보드 보호 기능이 없으면 보드가 600V에서 작동하지 않는 것으로 나타났습니다. 이는 USB3 IC의 고유한 ESD 견고성입니다. 보호 기능을 사용하면 오류 수준이 약 1kV에서 5kV까지 다양하며 이는 예상외로 낮고 재현성이 매우 낮습니다.

총이 사양에 맞는지 어떻게 확인합니까?

항상 충분히 큰 접지면에 장착된 2Ω Pellegrini 보정 대상에 발사하여 건 파형 보정을 먼저 확인하십시오. 그림 2는 Tektronix DPO7254 2.5GHz 스코프에 연결된 Fischer-F65 프로브를 사용하여 기록된 1kV에서의 세 가지 전류 파형의 예를 보여줍니다. 2Ω Pellegrini 타겟으로의 방전 재현성은 매우 좋은 것으로 나타났으며 전류 파형은 사양에 포함됩니다. 1kV 방전의 경우 표준[1]에서는 최대 편차 15A, 첫 번째 피크 진폭 3.75A를 규정합니다. % 및 2차 피크 진폭은 2A이며 최대 편차는 30%입니다.

다음으로 HMM 모범 사례 권장 사항[2]에 따라 PC의 USB3 RX로 전달되는 건 파형을 검증합니다(그림 3). 이 경우 PC 섀시가 접지를 정의합니다.

총은 Gigabyte X99SLI 마더보드의 PCI 슬롯에 있는 USB3 보드의 RX 입력에 연결된 SMA 어댑터로 발사됩니다. 총은 반복 발사(초당 1회)로 설정되었습니다. 팁이 SMA 커넥터에 의해 지지되는 동안 손으로 잡았습니다. 따라서 방전 사이에 설정에 대한 의도적인 변경이 발생하지 않았습니다. 그럼에도 불구하고 이 설정에서는 전류 파형의 재현성이 훨씬 떨어집니다. 그림 4는 두 번째 피크가 안정적으로 유지되고 목표(2A)에 있지만 첫 번째 피크 진폭이 이제 1kV에서 3.75A 목표의 65%~125% 사이에서 변한다는 것을 보여줍니다. 이는 분명히 사양을 벗어났습니다(± 15% [1). , 2]), 이는 Pellegrini 타겟으로의 전류 파형과 반대입니다(그림 2 참조).

첫 번째 피크의 진폭은 총 접지와 일반 접지의 용량성 결합에 의해 결정되며 이는 분명히 EUT 주변 접지면의 영향을 받습니다. 접지면의 영향은 대형 접지면이 있거나 없는 Pellegrini 타겟을 사용하여 연구할 수 있습니다. 접지면이 없으면 첫 번째 피크가 40% 감소합니다. 이는 그림 4의 더 낮은 진폭을 설명할 수 있습니다. 반복적인 재핑 중에 용량성 결합에 의도하지 않은 변화를 일으키는 원인이 정확히 무엇인지는 명확하지 않습니다.

10! The main reason for this improved performance is that the common mode choke adds additional inductance between protection and SoC. Because of the coupled coils, the inductance for differential USB3 signals is, nevertheless, very small, which implies that the signal integrity remains very good./p>

공유하다